PCIe 6.0 首批芯片设计套件发布，可供开发者使用

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IT之家 11 月 5 日消息，在 PCI SIG 发布 PCIe 6.0 规范最终草案几周后，Cadence 推出了业界首批经过验证的 IP 封装之一，使芯片开发人员能够在他们的设计中实现 PCIe 6.0 支持并对其进行测试。该 IP 现已上市，早期使用者能够在 2022 年至 2023 年的芯片中添加对 PCIe 6.0 的支持。“早期采用者已经开始探索新的 PCIe 6.0 规范，我们期待看到他们通过台积电和 Cadence 技术取得积极成果，”Cadence 公司副总裁兼 IP 集团总经理 Sanjive Agarwala 在一份声明中表示。Cadence 的 PCIe 6.0 IP 包含一个控制器和一个基于 DSP 的 PHY（物理接口）。该控制器采用多数据包处理架构，在 x16 配置中支持高达 1024 位宽的数据路径，并支持 PCIe 6.0 的所有关键特性，例如高达 64 GT/s 的数据传输速率（双向）、四级